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為什麼你的AI芯片設計總是慢人一步?

發布時間: 2020/9/23 9:10:14

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  人類對于人工智能(AI)的探索從未停止過。

  從上世紀八十年代開始,多層神經網絡和反向傳播算法的出現給人工智能行業點燃了新的火花,到2016年Alpha Go擊敗韓國圍棋九段職業選手,标志着人工智能的又一波高潮來臨。現階段的人工智能領域已經全面開花。

  AI芯片發展史

  人工智能的興起,為半導體行業帶來了新的機遇,使得半導體市場發生了翻天覆地的變化。但想要将人工智能移植到智能手機、車聯網、IoT等終端,就對硬件的計算能力和能耗提出了更高的要求。就拿移動端硬件來說,完成這些運算必須同時滿足高速度和低功耗的要求。

  針對這些需求,人工智能核心計算芯片也經曆了四次大的變化。

  2007年以前,人工智能研究和應用經曆了數次起伏,一直沒有發展成為成熟的産業;同時受限于當時算法、數據等因素,這一階段人工智能對于芯片并沒有特别強烈的需求,通用的CPU芯片即可提供足夠的計算能力。

  随着高清視頻、遊戲等行業的發展,GPU産品取得快速的突破;同時人們發現GPU的并行計算特性恰好适應人工智能算法大數據并行計算的要求,如GPU比之前傳統的CPU在深度學習算法的運算上可以提高9到72倍的效率,因此開始嘗試使用GPU進行人工智能的計算。

  進入2010年後,雲計算廣泛推廣,人工智能的研究人員可以通過雲計算借助大量CPU和GPU進行混合運算,事實上今天人工智能主要的計算平台還是雲計算。但人工智能業界對于計算能力的要求快速提升,因此進入2015年後,業界開始研發針對人工智能的專用芯片,通過更好的硬件和芯片架構,在計算效率、能耗比等性能上得到進一步提升。

  AI SoC的基石

  由于已經發現傳統架構對于AI SoC而言效率低下,因此系統規範需要進行越來越多的架構探索來優化設計,以提高神經網絡處理的吞吐量。FinFET時代的到來促使産品架構師和片上系統 (SoC) 工程師更仔細地研究每個時鐘周期中執行的計算的效率。

  越來越多的企業開始提供精良的神經網絡架構,但這些複雜的功能運行時也使得矽片上的溫度随之升高,功耗預算愈發緊張。此外,由于RTL代碼的性質不斷變化,快速發展的架構使得交付進度也更為緊張。面對功耗和上市時間的雙重挑戰,開發出适合相同芯片面積并在任務模式下按照預期吞吐量水平發揮性能的全芯片布局絕非易事。

  設計人員需要使用構成計算電路的構建模塊,在元件層面解決實現高性能人工智能 (AI) SoC的功耗、性能和面積 (PPA) 目标的問題。布爾邏輯和存儲器存儲元件構成的這些元件塊被稱為基礎IP。

  目前最流行的深度學習技術是深度神經網絡(DNN),它是許多現代AI應用的基礎。自從DNN在語音識别和圖像識别任務中展現出突破性的成果,使用DNN的應用數量呈爆炸式增長。這些DNN方法被大量應用在無人駕駛汽車,癌症檢測,遊戲AI等方面。在許多領域中,DNN目前的準确性已經超過人類。

  但在實現DNN時,如果選了錯誤的方式,就可能給項目進度帶來大麻煩。因此,利用能夠在設計周期内為過程校正提供靈活性的基礎IP開展設計是成功推出産品的必要之舉。

  新思科技的基礎IP産品組合中包括HPC設計套件。該套件是邏輯庫單元和存儲器的集合,已在先進節點上與EDA工具經過共同優化,旨在突破任何設計的PPA極限,并針對支持AI的設計進行優化。

  須知,使用EDA供應商提供的基礎IP解決方案最重要的優勢在于互操作性。這意味着設計人員可以使用IP附帶的腳本在最尖端的工藝節點上進行工作渠道清理流程,并且不會浪費增效時間。

  新思科技除了供應種類豐富且經過矽驗證的産品組合用于實現理想PPA目标之外,還支持滿足個性化設計需求的定制服務,使其業務比任何其他産品更靈活。

  如何應對AI SoC設計挑戰?

  随着AI SoC的複雜性不斷增加,除了實現基礎構建模塊的簡便同時,優化、測試和基準界定SoC性能的設計過程也需要工具、服務和/或專業知識來優化AI系統。在設計過程中通過定制和優化來培育設計,最終可以決定SoC在市場中能否取得成功。

  僅依靠傳統的設計流程,設計人員無法得到理想的高性能、市場領先的AI解決方案。他們必須考慮更廣闊範圍的半導體解決方案。

  在專業處理能力方面,融合神經網絡能力的SoC必須同時适應異構和大規模并行矩陣乘法運算。異構組件需要标量、矢量DSP和神經網絡算法能力。

  在存儲性能方面,AI模型使用大量存儲,這增加了矽片的成本。訓練神經網絡可能需要幾GB到10 GB的數據,這需要使用DDR最新技術,以滿足容量要求。

  在實時數據連接方面,一旦AI模型經過訓練并可能被壓縮,就可以通過許多不同的接口IP解決方案執行實時數據。

  同時,盡管複制人類大腦還有很長的路要走,但人類大腦已被用作構建人工智能系統的有效模型,并繼續由全球領先的研究機構建模。

  SoC 的開發過程在不斷變化,但本質上包括以下标準環節:系統規範和架構設計;邏輯和功能電路設計;物理設計、驗證和分析;制造、封裝和測試;以及發布矽驗證。新增 AI 功能可能會增加各個環節的複雜性。集成的 IP 明确規定了一些理論上的能力上限,但是對設計進行優化可以使實現結果更接近理論上的最大值。

  傳統 SoC 架構的存儲訪問和處理能力無法滿足需求。僅靠添加有效的矩陣乘法加速器或高帶寬存儲器接口的确有所幫助,但不足以成就AI 的市場領導者,這就更加堅定了在系統設計期間專門針對 AI 進行特定優化的理念。

  由于已經發現傳統架構對于 AI SoC 而言效率低下,因此系統規範需要進行越來越多的架構探索來優化設計。而因為傳統的架構被認為效率較低,所以更加需要提供架構服務。

  此外,一代接一代的 AI SoC 正在接受改造,利用經驗豐富的設計團隊進行優化和定制。深度學習算法包括許多存儲的權重,理想的情況是将其存儲在片上 SRAM 中,以便節省功耗和處理工作量,而通過定制來優化 SRAM 編譯器的功率和密度是一個明顯的趨勢。

  定制處理器是新型 AI SoC 解決方案最受歡迎的 IP 開發成果之一。設計自定義處理器的工具彌足珍貴,它既能确保門級優化得到充分利用和重用,也能保證不落後于支持自定義處理器所需的生态系統。

  開發AI SoC 需要市場上一些最具創新性的IP。其中包括快速采用以下新技術:HBM2e、PCIe5、CCIX,以及最新的MIPI。為了采納這些标準技術,設計人員需要支持早期的軟件開發和性能驗證的先進仿真和原型設計解決方案。這些工具經常被用來實現 AI,原因同樣在于設計的不成熟和複雜性。

  預先構建的AI SoC 驗證環境隻能供具有AI SoC 開發經驗的人員使用。因此,設計第二代和後代芯片組的設計服務和公司在上市時間方面具有快于先行者的固有優勢。設計人員可以依靠設計服務作為利用 AI SoC 專業知識的有效方式,從而縮短産品上市時間,并将内部設計團隊解放出來,讓其專心設計差異化功能。

  接口IP的硬化服務是另一種優化工具,可實現更低功耗和更小面積的設計。硬化IP 為 SoC 騰出空間,為達到更高的 AI 性能提供了寶貴的片上 SRAM 和處理器組件。

  在AI功能進入新市場時選擇用于集成的 IP為AI SoC提供了關鍵組件。新思科技提供了許多專業解決方案,包括存儲接口IP、多端口的片上SRAM編譯器以及用于實時數據的完整接口選項組合,這三種IP解決方案是下一代AI設計的關鍵組件。

  總結

  随着體系結構迅速發展,并細化到更具體的應用場景中,這種競争環境為差異化和系統優化創造了機會。需要通過架構建模來選擇系統和IP配置替代方案優化AI片上系統(SoC)設計,從而迅速形成具有競争力的解決方案。新思科技提供的IP産品組合,節省了芯片設計商的時間,讓其專心設計差異化功能。


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